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--- dtpr_versuch_3 [2010/11/28 21:30]
beckmanf Teil 3 eingefügt
+++ dtpr_versuch_3 [2010/11/29 22:22]
beckmanf Bild eingefügt - Zähler mit Vorteiler
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 und nach 50 Mio. Takten jeweils ein Enablesignal für einen Takt lang auf "1" setzt. Mit diesem Enablesignal wird
 dann der bekannte Zähler gesteuert.
+{{:v3-counter.jpg}}
+Der Code für den Vorteiler ist hier:
 [[dtpr_v3_code_vorteiler|Code für den Vorteiler]]
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   - Simulieren Sie die Schaltung
   - Laden Sie die Schaltung auf das FPGA
+=== Zähler mit Load ===
+Der Zähler soll jetzt so erweitert werden, dass mit KEY0 ein Wert in den Zähler geladen wird, der an den
+Schalter SW(7..0) eingestellt wird. Der Zähler soll also wie bisher im Sekundentakt zählen, aber wenn KEY0 gedrückt wird, dann
+lädt der Zähler den Wert von SW(7..0) und zählt dann ab diesem Wert weiter.
+=== Aufgaben Teil 4 ===
+  - Legen Sie ein neues Verzeichnis p4 an und kopieren Sie die bisherigen VHDL Dateien dorthin.
+  - Verändern Sie counter.vhd so, dass die zusätzlichen Signale "load_i" und "load_data_i" in der Entity erscheinen. An load_data_i sollen die zu ladenden Daten für den Zähler anliegen.
+  - Integrieren Sie den neuen counter im Toplevel.
+  - Testen Sie die Schaltung auf dem FPGA.