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dtpr_versuch_6 [2013/11/13 10:30] beckmanf [Zulässige Komponenten für den Schaltungsentwurf] - Hinweis auf VHDL eingefügt |
dtpr_versuch_6 [2014/10/02 21:27] beckmanf [Laboraufgaben] |
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| Line 19: | Line 19: | ||
| Im DE1 Usermanual | Im DE1 Usermanual | ||
| - | https://www.hs-augsburg.de/~haf/secure/prototypeboards/DE1_UserManual_v1018.pdf | + | https://www.hs-augsburg.de/~beckmanf/restricted/DE1_V.1.0.1_CDROM/DE1_user_manual/DE1_UserManual_v1.2.1.pdf |
| ist die Verschaltung des VGA Anschlusses FPGA in Kapitel 4.6 dargestellt. Die Funktion dieser Verschaltung ist hier | ist die Verschaltung des VGA Anschlusses FPGA in Kapitel 4.6 dargestellt. Die Funktion dieser Verschaltung ist hier | ||
| Line 26: | Line 26: | ||
| beschrieben. | beschrieben. | ||
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| ==== Fragen zur Vorbereitung ==== | ==== Fragen zur Vorbereitung ==== | ||
| Line 47: | Line 46: | ||
| ===== Laboraufgaben ===== | ===== Laboraufgaben ===== | ||
| - | Lassen Sie im Labor diese {{:public:digilab_vga:dtpr-checkliste-v6.pdf|Checkliste V6}} von den Betreuern abzeichnen. Installieren Sie das Projektverzeichnis {{:public:digilab_vga:digilab_vga.zip|digilab_vga.zip}}. | + | Lassen Sie im Labor diese {{:public:digilab_vga:dtpr-checkliste-v6.pdf|Checkliste V6}} von den Betreuern abzeichnen. Installieren Sie das Projektverzeichnis mit |
| + | <code> | ||
| + | git clone https://git.etech.fh-augsburg.de/friedrich.beckmann/digilab_vga.git | ||
| + | </code> | ||
| ==== Analyse des VGA DAC ==== | ==== Analyse des VGA DAC ==== | ||
| Line 156: | Line 158: | ||
| architecture rtl of reg is | architecture rtl of reg is | ||
| begin | begin | ||
| - | q_o <= '0' when res_n = '0' else d_i when rising_edge(clk_i); | + | q_o <= "0000000000" when res_n = '0' else d_i when rising_edge(clk_i); |
| end architecture; | end architecture; | ||
| </code> | </code> | ||
| Line 167: | Line 169: | ||
| signal clk, res_n : std_ulogic; | signal clk, res_n : std_ulogic; | ||
| begin | begin | ||
| - | q <= '0' when res_n = '0' else d when rising_edge(clk); | + | q <= "0000000000" when res_n = '0' else d when rising_edge(clk); |
| -- weiterer Code | -- weiterer Code | ||
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