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dtlab_t7 [2024/05/10 13:45] beckmanf [VHDL toplevel top_count] |
dtlab_t7 [2024/05/10 13:47] (current) beckmanf [PWM Generator] |
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| * Wenn die Schalter SW[3..0] alle aus sind, dann soll der Ausgang permanent auf '0' sein | * Wenn die Schalter SW[3..0] alle aus sind, dann soll der Ausgang permanent auf '0' sein | ||
| - | * Wenn die Schalter SW[3..0] vorzeichenlos die Zahl 4 anzeigen, dann soll der Ausgang für 4 Takte auf '1' und für 12 Takte auf '1' sein. | + | * Wenn die Schalter SW[3..0] vorzeichenlos die Zahl 4 anzeigen, dann soll der Ausgang für 4 Takte auf '1' und für 11 Takte auf '1' sein. |
| * Wenn die Schalter SW[3..0] alle eingeschaltet sind, dann soll der Ausgang permanent auf '1' sein. | * Wenn die Schalter SW[3..0] alle eingeschaltet sind, dann soll der Ausgang permanent auf '1' sein. | ||
| * Die Periodendauer des Signals soll 15 Takte betragen. | * Die Periodendauer des Signals soll 15 Takte betragen. | ||