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--- dtpr_v6 [2018/05/07 08:41]
beckmanf Zählermessung eingefügt
+++ dtpr_v6 [2018/05/07 11:21]
beckmanf [Entwurf Zähler] Zähler aufgeteilt in Eigenschaften und Vorgehen
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 Bei diesem Vergleich wird das Signal "x_is_greater_than_5" auf '1' gesetzt, wenn die Zahl x größer ist als 5. Ansonsten ist der Wert '0'.
-Für den folgenden Entwurf ist eine Datei [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/src/cnt15_rtl.vhd|cnt15_rtl.vhd]] vorbereitet. Diese Datei soll den Zähler enthalten.
+Für den folgenden Entwurf ist eine Datei [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/src/cnt15_rtl.vhd|cnt15_rtl.vhd]] vorbereitet. Diese Datei soll den Zähler enthalten. Der Zähler soll die folgenden Eigenschaften haben:
+  * Der Zähler ist ladbar. Beim Laden soll der Zähler auf den Startwert 13 gesetzt werden.
+  * Wenn der Zähler den Wert 0 erreicht hat, dann soll der Zähler auf 0 stehen bleiben.
+  * Bei einem asynchronen Reset, soll der Zähler den Wert 0 haben.
+Gehen Sie dazu so vor:
-  - Entwerfen Sie einen ladbaren Rückwärtszähler, der beim Laden auf den Startwert 13 gesetzt wird.
-  - Wenn der Zähler den Wert 0 erreicht hat, dann soll der Zähler auf 0 stehen bleiben.
   - Zeichnen Sie eine Architektur auf Papier bestehend aus Register, Addierer, Vergleicher und Multiplexer.
-  - Beschreiben Sie den Zähler in der Datei [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/src/cnt15_rtl.vhd|cnt15_rtl.vhd]].
+  - Beschreiben Sie den Zähler in der Datei [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/src/cnt15_rtl.vhd|cnt15_rtl.vhd]] in VHDL.
 Dieser Zähler wird in der Datei [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/src/de1_cnt15_rtl.vhd|de1_cnt15_rtl.vhd]] mit den Ein- und Ausgängen auf dem FPGA verbunden. Zusätzliche wird der Zählerstand auf der HEX0 Anzeige ausgegeben. Für diese Schaltung ist eine Testbench vorbereitet in der Datei [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/src/t_de1_cnt15.vhd|t_de1_cnt15.vhd]].
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 Bislang wird der Zähler mit der Taster KEY(1) getaktet. Jetzt soll die Zählschaltung so verändert werden, dass der 50 MHz Taktoszillator verwendet wird und die Funktion des Zählers am Logikanalysator vermessen werden kann.
-  - Ergänzen Sie die Schaltung [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/src/de1_cnt15_rtl.vhd|de1_cnt15_rtl.vhd]], damit das Signal done_o, cnt_o, der Takt und der asynchrone Reset auf den GPIO Ports zugänglich wird.
+  - Ergänzen Sie die Schaltung [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/src/de1_cnt15_rtl.vhd|de1_cnt15_rtl.vhd]], damit das Signal done_o, cnt_o, der Takt und der asynchrone Reset auf dem Expansion Port 1 zugänglich wird.
   - Ändern Sie den Takteingang, damit die Schaltung mit dem 50 MHz Taktoszillator CLOCK_50 betrieben wird.
-  - Ergänzen Sie das Pindefinitionsfile, damit die zusätzlichen Ein- und Ausgänge bei der Synthese berücksichtigt werden.
+  - Ergänzen Sie das [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/pnr/de1_cnt15/de1_cnt15_pins.tcl|Pindefinitionsfile]], damit die zusätzlichen Ein- und Ausgänge bei der Synthese berücksichtigt werden. Die Pins auf dem FPGA und auf dem Board können Sie im [[https://www.hs-augsburg.de/~beckmanf/restricted/DE1_V.1.0.1_CDROM/DE1_user_manual/DE1_UserManual_v1.2.1.pdf|Altera DE1 Usermanual]] finden. Eine Liste mit allen Pins finden Sie in [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/scripts/de1_pin_assignments_minimumio.tcl|scripts/de1_pins_assignments_minimumio.tcl]]
   - Stellen Sie die Funktion des Zählers am Logikanalysator dar. Dabei soll der Takt, der asynchrone Reset, der Zählerstand und der Ausgang done_o sichtbar sein.