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beckmanf [Analyse der Flipflopschaltung] - Link eingefügt
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-===== Digitaltechnik Praktikum Versuch 6 - Flipflops =====
+===== Digitaltechnik Praktikum Versuch 4 - Flipflops =====
 In diesem Versuch werden Flipflops und darauf aufbauend sequentielle Schaltungen entworfen.
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 ==== Analyse der Flipflopschaltung ====
-Analysieren Sie die Schaltung in der Datei [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/src/de1_flipflop_rtl.vhd|de1_flipflop_rtl.vhd]]. Beispiele für die VHDL Beschreibung von Flipflops finden Sie hier [[dt-code-sequ]].
+Analysieren Sie die Schaltung in der Datei [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/digitaltechnikpraktikum/-/blob/master/src/de1_flipflop_rtl.vhd|de1_flipflop_rtl.vhd]]. Beispiele für die VHDL Beschreibung von Flipflops finden Sie hier [[dt-code-sequ]].
   - Zeichnen Sie die Schaltung auf Papier anhand der VHDL Beschreibung
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   - Geben Sie dazu die Zustandsfolgetabelle und die Ausgangstabelle an.
-Zu dieser Schaltung gibt es eine passende Testbench [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/src/t_de1_flipflop.vhd|t_de1_flipflop.vhd]] für die Simulation der Schaltung.
+Zu dieser Schaltung gibt es eine passende Testbench [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/digitaltechnikpraktikum/-/blob/master/src/t_de1_flipflop.vhd|t_de1_flipflop.vhd]] für die Simulation der Schaltung.
   - Starten Sie die Simulation im Verzeichnis "sim/de1_flipflop" und schauen Sie sich die Waveform an.
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   - Geben Sie die Zustandsübergangslogik als boolesche Ausdrücke an.
-Für den VHDL Entwurf des Blinklichtautomaten gibt es eine vorbereitete Datei [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/src/de1_blinklicht_rtl.vhd|de1_blinklicht_rtl.vhd]] und eine zugehörige Testbench [[https://git.etech.fh-augsburg.de/friedrich.beckmann/digitaltechnikpraktikum/blob/master/src/t_de1_blinklicht.vhd|t_de1_blinklicht.vhd]]. Dort können Sie die Ergänzungen direkt vornehmen. Das Verzeichnis "pnr/de1_blinklicht" für die Synthese und das Verzeichnis "sim/de1_blinklicht" für die Simulation sind mit den makefiles schon vorbereitet.
+Für den VHDL Entwurf des Blinklichtautomaten gibt es eine vorbereitete Datei [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/digitaltechnikpraktikum/-/blob/master/src/de1_blinklicht_rtl.vhd|de1_blinklicht_rtl.vhd]] und eine zugehörige Testbench [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/digitaltechnikpraktikum/-/blob/master/src/t_de1_blinklicht.vhd|t_de1_blinklicht.vhd]]. Dort können Sie die Ergänzungen direkt vornehmen. Das Verzeichnis "pnr/de1_blinklicht" für die Synthese und das Verzeichnis "sim/de1_blinklicht" für die Simulation sind mit den makefiles schon vorbereitet.
   - Entwerfen Sie den Automaten in VHDL
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   - Synthetisieren Sie die Schaltung und probieren Sie den Automaten auf dem FPGA Board aus.
+==== Entwurf Zähler ====
+In der Vorlesung haben Sie einen Zähler kennengelernt, der mit einem Ladesignal auf den Wert 5 gesetzt wird und dann runterzählt. Wenn der Zählerstand 0 ist, dann hört der Zähler auf zu zählen. Um genau diesen Zähler in VHDL zu beschreiben benötigt man einen Datentypen mit dem eine Gruppe von Signalen als Zahl interpretiert werden kann. Dann sind auch Operationen wie eine Addition oder ein Vergleich möglich. Ein solcher Datentyp ist "signed" oder "unsigned". Eine Darstellung der verschiedenen Operationen finden Sie hier [[dt-code-vecnum]].
+Der folgende Code beschreibt ein Register mit 16 Bit Breite. Mit jedem Takt werden die 16 Bit Daten am Eingang in das Register übernommen. Der Datentyp des Registers ist "unsigned" damit man im folgenden mit den Werten rechnen kann.
+<code vhdl>
+library ieee;
+use ieee.std_logic_1164.all;
+use ieee.numeric_std.all;
+entity example is
+port(
+  clk   : in std_ulogic;
+  res_n : in std_ulogic;
+  d_i   : std_ulogic_vector(15 downto 0));
+end entity;
+architecture rtl of example is
+  signal cnt : unsigned(15 downto 0); --Zahlen von 0 bis 65535
+begin
+  cnt <= "0000000000000000" when res_n = '0' else unsigned(d_i) when rising_edge(clk);
+end architecture rtl;
+</code>
+Für den Zähler benötigen Sie dann noch einen Multiplexer, der wie hier [[dt-code]] beschrieben am einfachsten mit einem conditional signal assignment beschrieben wird.
+<code vhdl>
+y <= a_i when sel_i = '0' else b_i;
+</code>
+Den Zahlenvergleich können Sie bei einem "unsigned" Typen direkt so machen:
+<code vhdl>
+architecture rtl of example is
+  signal x                   : unsigned(7 downto 0); -- Zahlen von 0 bis 255
+  signal x_is_greater_than_5 : std_ulogic;
+begin
+x_is_greater_than_5 <= '1' when x > 5 else '0';
+end architecture;
+</code>
+Bei diesem Vergleich wird das Signal "x_is_greater_than_5" auf '1' gesetzt, wenn die Zahl x größer ist als 5. Ansonsten ist der Wert '0'.
+Für den folgenden Entwurf ist eine Datei [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/digitaltechnikpraktikum/-/blob/master/src/cnt15_rtl.vhd|cnt15_rtl.vhd]] vorbereitet. Diese Datei soll den Zähler enthalten. Der Zähler soll die folgenden Eigenschaften haben:
+  * Der Zähler ist ladbar. Beim Laden soll der Zähler auf den Startwert 13 gesetzt werden.
+  * Wenn der Zähler den Wert 0 erreicht hat, dann soll der Zähler auf 0 stehen bleiben.
+  * Bei einem asynchronen Reset, soll der Zähler den Wert 0 haben.
+Gehen Sie dazu so vor:
+  - Zeichnen Sie eine Architektur auf Papier bestehend aus Register, Addierer, Vergleicher und Multiplexer.
+  - Beschreiben Sie den Zähler in der Datei [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/digitaltechnikpraktikum/-/blob/master/src/cnt15_rtl.vhd|cnt15_rtl.vhd]] in VHDL.
+Dieser Zähler wird in der Datei [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/digitaltechnikpraktikum/-/blob/master/src/de1_cnt15_rtl.vhd|de1_cnt15_rtl.vhd]] mit den Ein- und Ausgängen auf dem FPGA verbunden. Zusätzliche wird der Zählerstand auf der HEX0 Anzeige ausgegeben. Für diese Schaltung ist eine Testbench vorbereitet in der Datei [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/digitaltechnikpraktikum/-/blob/master/src/t_de1_cnt15.vhd|t_de1_cnt15.vhd]].
+  - Zeichnen Sie die Schaltung, die in [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/digitaltechnikpraktikum/-/blob/master/src/de1_cnt15_rtl.vhd|de1_cnt15_rtl.vhd]] beschrieben ist auf Papier.
+  - Simulieren Sie die Gesamtschaltung im Verzeichnis "sim/de1_cnt15"
+  - Synthetisieren Sie die Schaltung im Verzeichnis "pnr/de1_cnt15" und probieren Sie die Schaltung auf dem FPGA aus.
+==== Vermessung des Zählers ====
+Bislang wird der Zähler mit der Taster KEY(1) getaktet. Jetzt soll die Zählschaltung so verändert werden, dass der 50 MHz Taktoszillator verwendet wird und die Funktion des Zählers am Logikanalysator vermessen werden kann.
+  - Ergänzen Sie die Schaltung [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/digitaltechnikpraktikum/-/blob/master/src/de1_cnt15_rtl.vhd|de1_cnt15_rtl.vhd]], damit das Signal done_o, cnt_o, ld_i, der Takt und der asynchrone Reset auf dem Expansion Port 1 zugänglich wird.
+  - Ändern Sie den Takteingang, damit die Schaltung mit dem 50 MHz Taktoszillator CLOCK_50 betrieben wird.
+  - Ergänzen Sie das [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/digitaltechnikpraktikum/-/blob/master/pnr/de1_cnt15/de1_cnt15_pins.tcl|Pindefinitionsfile]], damit die zusätzlichen Ein- und Ausgänge bei der Synthese berücksichtigt werden. Die Pins auf dem FPGA und auf dem Board können Sie im [[https://www.hs-augsburg.de/~beckmanf/restricted/DE1_V.1.0.1_CDROM/DE1_user_manual/DE1_UserManual_v1.2.1.pdf|Altera DE1 Usermanual]] finden. Eine Liste mit allen Pins finden Sie in [[https://gitlab.elektrotechnik.hs-augsburg.de/beckmanf/digitaltechnikpraktikum/-/blob/master/scripts/de1_pin_assignments_minimumio.tcl|scripts/de1_pins_assignments_minimumio.tcl]]
+  - Stellen Sie die Funktion des Zählers am Logikanalysator dar. Benutzen Sie zum Anschluss der Digitaltastköpfe an die GPIO Pins die Klemmen. Dabei soll der Takt, der Load Eingang ld_i, der asynchrone Reset, der Zählerstand und der Ausgang done_o sichtbar sein.