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dtpr_v6 [2018/05/07 11:21]
beckmanf [Entwurf Zähler] Zähler aufgeteilt in Eigenschaften und Vorgehen
dtpr_v6 [2018/05/28 09:55] (current)
soeren [Vermessung des Zählers]
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 Bislang wird der Zähler mit der Taster KEY(1) getaktet. Jetzt soll die Zählschaltung so verändert werden, dass der 50 MHz Taktoszillator verwendet wird und die Funktion des Zählers am Logikanalysator vermessen werden kann. Bislang wird der Zähler mit der Taster KEY(1) getaktet. Jetzt soll die Zählschaltung so verändert werden, dass der 50 MHz Taktoszillator verwendet wird und die Funktion des Zählers am Logikanalysator vermessen werden kann.
  
-  - Ergänzen Sie die Schaltung [[https://​git.etech.fh-augsburg.de/​friedrich.beckmann/​digitaltechnikpraktikum/​blob/​master/​src/​de1_cnt15_rtl.vhd|de1_cnt15_rtl.vhd]],​ damit das Signal done_o, cnt_o, der Takt und der asynchrone Reset auf dem Expansion Port 1 zugänglich wird.+  - Ergänzen Sie die Schaltung [[https://​git.etech.fh-augsburg.de/​friedrich.beckmann/​digitaltechnikpraktikum/​blob/​master/​src/​de1_cnt15_rtl.vhd|de1_cnt15_rtl.vhd]],​ damit das Signal done_o, cnt_o, ld_i, der Takt und der asynchrone Reset auf dem Expansion Port 1 zugänglich wird.
   - Ändern Sie den Takteingang,​ damit die Schaltung mit dem 50 MHz Taktoszillator CLOCK_50 betrieben wird.   - Ändern Sie den Takteingang,​ damit die Schaltung mit dem 50 MHz Taktoszillator CLOCK_50 betrieben wird.
   - Ergänzen Sie das [[https://​git.etech.fh-augsburg.de/​friedrich.beckmann/​digitaltechnikpraktikum/​blob/​master/​pnr/​de1_cnt15/​de1_cnt15_pins.tcl|Pindefinitionsfile]],​ damit die zusätzlichen Ein- und Ausgänge bei der Synthese berücksichtigt werden. Die Pins auf dem FPGA und auf dem Board können Sie im [[https://​www.hs-augsburg.de/​~beckmanf/​restricted/​DE1_V.1.0.1_CDROM/​DE1_user_manual/​DE1_UserManual_v1.2.1.pdf|Altera DE1 Usermanual]] finden. Eine Liste mit allen Pins finden Sie in [[https://​git.etech.fh-augsburg.de/​friedrich.beckmann/​digitaltechnikpraktikum/​blob/​master/​scripts/​de1_pin_assignments_minimumio.tcl|scripts/​de1_pins_assignments_minimumio.tcl]]   - Ergänzen Sie das [[https://​git.etech.fh-augsburg.de/​friedrich.beckmann/​digitaltechnikpraktikum/​blob/​master/​pnr/​de1_cnt15/​de1_cnt15_pins.tcl|Pindefinitionsfile]],​ damit die zusätzlichen Ein- und Ausgänge bei der Synthese berücksichtigt werden. Die Pins auf dem FPGA und auf dem Board können Sie im [[https://​www.hs-augsburg.de/​~beckmanf/​restricted/​DE1_V.1.0.1_CDROM/​DE1_user_manual/​DE1_UserManual_v1.2.1.pdf|Altera DE1 Usermanual]] finden. Eine Liste mit allen Pins finden Sie in [[https://​git.etech.fh-augsburg.de/​friedrich.beckmann/​digitaltechnikpraktikum/​blob/​master/​scripts/​de1_pin_assignments_minimumio.tcl|scripts/​de1_pins_assignments_minimumio.tcl]]
-  - Stellen Sie die Funktion des Zählers am Logikanalysator dar. Dabei soll der Takt, der asynchrone Reset, der Zählerstand und der Ausgang done_o sichtbar sein.+  - Stellen Sie die Funktion des Zählers am Logikanalysator dar. Benutzen Sie zum Anschluss der Digitaltastköpfe an die GPIO Pins die Klemmen. Dabei soll der Takt, der Load Eingang ld_i, der asynchrone Reset, der Zählerstand und der Ausgang done_o sichtbar sein.
  • dtpr_v6.txt
  • Last modified: 2018/05/28 09:55
  • by soeren