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--- dtpr_versuch_5 [2014/05/01 11:42]
beckmanf [Entwurf der Abstimmungsschaltung]
+++ dtpr_versuch_5 [2015/05/06 16:44]
markusb [Analyse der Additionsschaltung]
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 ==== Analyse der Additionsschaltung ====
-Jetzt geht es um die Analyse wie die Additonsschaltung intern auf dem FPGA mit den Logikelementen umgesetzt wird. Im [[https://www2.hs-augsburg.de/~beckmanf/restricted/DE1_V.1.0.1_CDROM/Datasheets/Cyclone_II/cyc2_cii5v1_01.pdf|Cyclone II Datenblatt]] ist auf Figure 2-3 die Konfiguration des Logikelementes im "Normal Mode" und in Figure 2-4 im "Arithmetic Mode" dargestellt. Der Eingang "cin" des Logikelementes ist immer mit dem "cout" Ausgang des direkt benachbarten Logikelementes verbunden. Im "Arithmetic Mode" ist die Lookuptabelle in zwei 3->1 Lookuptabellen aufgeteilt, wobei der Ausgang der einen Lookuptabelle immer "cout" ist und deshalb nur zum Nachbarlogikelement weitergegeben werden kann.
+Jetzt geht es um die Analyse wie die Additonsschaltung intern auf dem FPGA mit den Logikelementen umgesetzt wird. Im [[https://www.hs-augsburg.de/~beckmanf/restricted/DE1_V.1.0.1_CDROM/Datasheets/Cyclone_II/cyc2_cii5v1_01.pdf|Cyclone II Datenblatt]] ist auf Figure 2-3 die Konfiguration des Logikelementes im "Normal Mode" und in Figure 2-4 im "Arithmetic Mode" dargestellt. Der Eingang "cin" des Logikelementes ist immer mit dem "cout" Ausgang des direkt benachbarten Logikelementes verbunden. Im "Arithmetic Mode" ist die Lookuptabelle in zwei 3->1 Lookuptabellen aufgeteilt, wobei der Ausgang der einen Lookuptabelle immer "cout" ist und deshalb nur zum Nachbarlogikelement weitergegeben werden kann.
   - Starten Sie quartus mit der GUI im Syntheseverzeichnis "pnr/de1_add4"