Differences
This shows you the differences between two versions of the page.
Both sides previous revision Previous revision | |||
dtpr_versuch_6 [2022/03/19 10:34] beckmanf [Messung und Analyse eines unbekannten VGA Signals] Berichtsname |
dtpr_versuch_6 [2023/04/17 14:12] (current) beckmanf new module |
||
---|---|---|---|
Line 287: | Line 287: | ||
=== Designphase und Verifikation === | === Designphase und Verifikation === | ||
- | In der Designphase soll der Entwurf in VHDL umgesetzt und verifiziert werden. | + | In der Designphase soll der Entwurf in VHDL umgesetzt und verifiziert werden. Sie müssen dazu ein neues Designmodul anlegen. In [[dtpr_new_module_howto|How to setup a new Module]] wird dies beschrieben. |
- Setzen Sie jetzt Ihr clockengen Design in VHDL um. Legen Sie dazu die VHDL Datei "clockengen_rtl.vhd" an. Verwenden Sie Signalnamen aus Ihrem Papierentwurf. | - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Legen Sie dazu die VHDL Datei "clockengen_rtl.vhd" an. Verwenden Sie Signalnamen aus Ihrem Papierentwurf. |