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dtpr_versuch_6 [2022/03/19 10:32] beckmanf [Design Clock Enable Generator] Berichtsname |
dtpr_versuch_6 [2023/04/17 14:12] beckmanf new module |
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| Sie können den Bericht mit Libreoffice auf den Laborrechnern schreiben. Vom Laborrechner können Sie auch auf dem Labordrucker drucken. Laden Sie die Oszilloskopbilder über das Webinterface vom Oszilloskop und verwenden Sie Bilder ohne schwarzen Hintergrund. Die IP Adresse vom Oszilloskop können Sie am Oszilloskop über Tools->Utility->I/O erfahren. Wenn Sie alle Fragen in Ihrem Bericht beantwortet haben, legen Sie den Bericht einem Betreuer vor, der den Bericht mit Ihnen durchgehen wird. | Sie können den Bericht mit Libreoffice auf den Laborrechnern schreiben. Vom Laborrechner können Sie auch auf dem Labordrucker drucken. Laden Sie die Oszilloskopbilder über das Webinterface vom Oszilloskop und verwenden Sie Bilder ohne schwarzen Hintergrund. Die IP Adresse vom Oszilloskop können Sie am Oszilloskop über Tools->Utility->I/O erfahren. Wenn Sie alle Fragen in Ihrem Bericht beantwortet haben, legen Sie den Bericht einem Betreuer vor, der den Bericht mit Ihnen durchgehen wird. | ||
| - | Laden Sie den Bericht im Moodlekurs hoch: https://moodle.hs-augsburg.de/mod/assign/view.php?id=39202 | + | Laden Sie den Bericht als pdf Datei mit dem Dateinamen "eds1_vgadac_<name1>_<name2>.pdf" im [[https://moodle.hs-augsburg.de/mod/assign/view.php?id=39202 | Moodlekurs hoch]]. |
| == Anschluss eines VGA Monitors an das Board == | == Anschluss eines VGA Monitors an das Board == | ||
| Line 287: | Line 287: | ||
| === Designphase und Verifikation === | === Designphase und Verifikation === | ||
| - | In der Designphase soll der Entwurf in VHDL umgesetzt und verifiziert werden. | + | In der Designphase soll der Entwurf in VHDL umgesetzt und verifiziert werden. Sie müssen dazu ein neues Designmodul anlegen. In [[dtpr_new_module_howto|How to setup a new Module]] wird dies beschrieben. |
| - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Legen Sie dazu die VHDL Datei "clockengen_rtl.vhd" an. Verwenden Sie Signalnamen aus Ihrem Papierentwurf. | - Setzen Sie jetzt Ihr clockengen Design in VHDL um. Legen Sie dazu die VHDL Datei "clockengen_rtl.vhd" an. Verwenden Sie Signalnamen aus Ihrem Papierentwurf. | ||