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dtpr_versuch_7_hide [2014/11/06 08:14] lueder [Zähler für den Sync Zähler (synccnt)] |
dtpr_versuch_7_hide [2018/05/08 09:55] anpf |
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| Um die Automatenbeschreibung in VHDL kennenzulernen gibt es ein Spiel im Projektverzeichnis. Dieses Spiel sollen Sie analysieren. | Um die Automatenbeschreibung in VHDL kennenzulernen gibt es ein Spiel im Projektverzeichnis. Dieses Spiel sollen Sie analysieren. | ||
| - | Arbeiten Sie das Kapitel 6 [[http://dx.doi.org/10.1524/9783486710809.117|Reichardt, VHDL Synthese, Kapitel 6 - Entwurf von Zustandsautomaten]] durch. Dort ist beschrieben wie Zustandsautomaten in VHDL beschrieben werden. Sie können den Text als PDF laden, wenn Sie von einem Rechner in der Hochschule aus zugreifen, oder wenn Sie sich über das VPN von daheim mit dem Hochschulnetz verbinden [[http://www.hs-augsburg.de/einrichtung/rz/dienste/vpn-wlan/index.html|Siehe: Rechenzentrum/VPN]]. | + | Arbeiten Sie das Kapitel 6 [[http://dx.doi.org/10.1524/9783486710809.117|Reichardt, VHDL Synthese, Kapitel 6 - Entwurf von Zustandsautomaten]] durch. Dort ist beschrieben wie Zustandsautomaten in VHDL beschrieben werden. Sie können den Text als PDF laden, wenn Sie von einem Rechner in der Hochschule aus zugreifen, oder wenn Sie sich über das VPN von daheim mit dem Hochschulnetz verbinden [[https://www.hs-augsburg.de/Rechenzentrum/Datennetz-WLAN-VPN.html|Siehe: Rechenzentrum/VPN]]. |
| Analysieren Sie das Design "play_rtl.vhd" und "de1_play_structure.vhd". | Analysieren Sie das Design "play_rtl.vhd" und "de1_play_structure.vhd". | ||
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| === Designphase === | === Designphase === | ||
| - | Setzen Sie jetzt das Design in VHDL um. Dazu gibt es die Vorlage "synccnt_rtl.vhd" Simulieren Sie das Design im Simulator im Verzeichnis sim/synccnt. Es kann hilfreich sein die Dateien, die in sim/makefile.sources auf Vollständigkeit zu überprüfen. | + | Setzen Sie jetzt das Design in VHDL um. Dazu gibt es die Vorlage "synccnt_rtl.vhd" Simulieren Sie das Design im Simulator im Verzeichnis sim/synccnt. Es kann hilfreich sein die Pfade der Komponenten, die in sim/makefile.sources sind auf Vollständigkeit zu überprüfen. |
| === Verifikationsphase === | === Verifikationsphase === | ||