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dtpr_versuch_8 [2011/12/04 22:00] beckmanf syncsm ergänzt |
dtpr_versuch_8 [2011/12/04 22:15] beckmanf Checkliste eingefügt. |
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===== Versuch 8 ===== | ===== Versuch 8 ===== | ||
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+ | Drucken Sie die Checkliste {{:dtpr-checkliste-v8.pdf}} aus. | ||
==== Zustandsautomat syncsm ==== | ==== Zustandsautomat syncsm ==== | ||
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Erklären Sie einer anderen Gruppe Ihren Entwurf. | Erklären Sie einer anderen Gruppe Ihren Entwurf. | ||
- | === Designphase === | + | === Designphase (syncsm, syncgen und vgatop) === |
Setzen Sie Ihren Entwurf in VHDL um. Laden Sie dazu die folgenden Designdaten herunter {{:dtpr-v8-syncgen.zip}}. | Setzen Sie Ihren Entwurf in VHDL um. Laden Sie dazu die folgenden Designdaten herunter {{:dtpr-v8-syncgen.zip}}. | ||
Line 55: | Line 57: | ||
=== Verifikationsphase === | === Verifikationsphase === | ||
- | Laden Sie Ihr Design auf das FPGA und verifizieren Sie das Timing des HSYNC Signals. | + | * Verifizieren Sie das Design im Simulator |
+ | * Erzeugen Sie eine FPGA Belegung auf Basis des "de1_vgatop". Laden Sie das Design auf das FPGA und verifizieren Sie das hsync Timing mit dem Logikanalysator. | ||