Entwurf digitaler Systeme 2

Inhalt

Die Veranstaltung wendet sich an Studenten der technischen Informatik im fünften Semester. Es werden die folgenden Themen behandelt:

* Designpartitionierung

* Entwurf mit VHDL

* RTL Simulation mit Mentor Modelsim

* FPGA Synthese mit Altera Quartus

* Timingverifikation mit statischer Timinganalyse

Es gibt eine Kursseite auf der Lernplattform der Hochschule Augsburg unter https://moodle.hs-augsburg.de/course/view.php?id=584

Vorbereitung

Die Veranstaltung beinhaltet die Schaltungssimulation, Verifikation und Synthese für ein FPGA. Es werden die gleichen CAD Tools und Boards wie im Praktikum Digitaltechnik verwendet. Eine Beschreibung der CAD Tools und der Boards ist auf der Homepage von Johann Färber zu finden, der auch das Praktikum Digitaltechnik betreut.

Prototypenboard Altera/Terasic DE01

Das DE01 Board wird von der Firma Terasic hergestellt ist mit einem EP2C20F484C7 Altera FPGA ausgestattet. Siehe auch

http://www.hs-augsburg.de/~haf/index.php?site=rgs/prototypeboards/index.html

Auf dem Board gibt es verschiedene Baugruppen wie Clockgeneratoren, Schalter, LEDs und einen VGA Anschluss. Diese Komponenten sind mit den Pins des FPGA Bausteins verbunden. Welche Pins mit welchen Komponenten verbunden sind, lässt sich im DE1 Usermanual nachlesen.

VHDL Simulation mit Mentor Modelsim Altera Starter Edition

Der VHDL Simulator ist von der Firma Mentor und wird als OEM Version von Altera zur Verfügung gestellt.

Synthese und Timingverifikation mit Altera Quartus II Web Edition

Mit dem Synthesetool Quartus II können aus dem VHDL Code Belegungsdaten für verschiedene Altera FPGA Bausteine synthetisiert werden. Die Quartus II Software integriert außerdem eine Software zur statischen Timinganalyse und ein Programmiertool mit dem das FPGA auf dem Prototypenboard programmiert werden kann.

Download der Tools und Tutorial

Alle verwendeten Tools können lizenzfrei benutzt werden. Zur Vorbereitung ist es ratsam, die Tools auf dem eigenen Rechner zu installieren und die Tutorials von Modelsim und der Quartus II Web Edition zu bearbeiten. Die Software ist für Windows und Linux verfügbar und kann von der Altera Downloadseite geladen werden.

Hinweise für die Installation unter Linux

Die Beschreibung des Modelsim Tutorials ist in der Modelsiminstallation zu finden unter:

<pfad>/modelsim_ase/docs/pdfdocs/modelsim_tut.pdf

Das Quartus II Tutorial ist zu finden unter:

<pfad>/quartus/common/help/tutorial_quartusii_intro_vhdl.pdf

Nach Bearbeitung der Tutorials kann das erworbene Wissen auf Die erste Schaltung angewandt werden. Die Belegungsdatei “first.sof”, die aus der Synthese entstanden ist, kann im Labor auf das FPGA geladen werden. Damit die Schaltung auf dem DE1 Board korrekt funktioniert, muss die folgende Pinbelegungsdatei verwendet werden:

https://www.hs-augsburg.de/~beckmanf/restricted/DE1_pin_assignments.csv

Aufgaben

Evaluation

Pong

Bis Montag, den 18. Oktober 2010, soll die Schaltung für ein Testbild an einem VGA Monitor fertig sein. Ich habe den VHDL Code mit der Strukturbeschreibung hochgeladen (s.u.). Das Testbild soll mit einer Standard VGA Auflösung von 640 x 480 bei 60 Hz Bildwiederholrate erzeugt werden.

Kursunterlagen

  • digitale_systeme_2.txt
  • Last modified: 2011/01/26 12:44
  • by beckmanf