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How to setup a new project
In diesem HowTo wird das Anlegen eines Syntheseprojektes am Beispiel einer Verschaltung von zwei UND Gattern Schritt für Schritt beschrieben.
Funktion der Beispielschaltung
Ein Modul “and5” soll ein UND Gatter mit fünf Eingängen und einem Ausgang enthalten. Dieses “and5” Modul soll zweimal instantiiert werden. Die Eingänge von and5_i0 werden mit den Schalten SW0 bis SW4 verbunden. Die Eingänge des Moduls and5_i1 werden mit den Schaltern SW5 bis SW9 verbunden. Der Ausgang von and5_i0 wird mit der roten Leuchtdiode LEDR0 verbunden. Der Ausgang von and5_i1 wird mit der roten Leuchtdiode LEDR1 verbunden. Wenn die Schalter SW0 bis SW1 alle auf “on” geschaltet sind, dann soll die rote Leuchtdiode LED0 leuchten. Entsprechend die LED1. Die Verbindung der beiden UND Gatter mit den Schaltern und den roten Leuchtdioden wird auf dem Toplevelmodul de1_and5 gemacht.
1. Partitionierung in Module
Die Schaltung wird in einzelne Teilschaltungen aufgeteilt. Es gibt immer ein “Toplevelmodul”, das die oberste Schaltungshierarchie repräsentiert. Dieses Modul hat als Ein- und Ausgänge die Pins des FPGAs. In diesem Beispiel gibt zwei Module
- Toplevelmodul: de1_and5
- normales Modul: and5
Das Toplevelmodul soll den Namen “de1_NAME” haben. Damit wird schon am Namen deutlich, dass es ein Toplevelmodul ist.
2. VHDL Dateien
Jedes Schaltungsmodul kommt in eine eigene VHDL Datei. Das Toplevelmodul repräsentiert die oberste Hierarchie in der Schaltung und hat als Ports die Pins des FPGAs, also bei uns die Schalter SWx und die Leuchtdioden LEDRx.
- Für das Modul and5 wird eine VHDL Datei “and5_rtl.vhd” angelegt.
- Für das Toplevelmodul de1_and5 wird eine VHDL Datei “de1_and5.vhd” angelegt.
Der Modulname wird der Entityname in der VHDL Datei.