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dtpr_new_module_howto [2023/04/02 23:21] beckmanf |
dtpr_new_module_howto [2023/04/02 23:50] (current) beckmanf [How to setup a new project] pinplanner |
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| === Funktion der Beispielschaltung === | === Funktion der Beispielschaltung === | ||
| - | Ein Modul "and5" soll ein UND Gatter mit fünf Eingängen und einem Ausgang beschreiben. Dieses "and5" Modul soll zweimal instantiiert werden. Die Eingänge von and5_i0 werden mit den Schaltern SW0 bis SW4 verbunden. Die Eingänge des Moduls and5_i1 werden mit den Schaltern SW5 bis SW9 verbunden. Der Ausgang von and5_i0 wird mit der roten Leuchtdiode LEDR0 verbunden. Der Ausgang von and5_i1 wird mit der roten Leuchtdiode LEDR1 verbunden. Wenn die Schalter SW0 bis SW4 alle auf "on" geschaltet sind, dann soll die rote Leuchtdiode LED0 leuchten. Entsprechend die LED1. Die Verbindung der beiden UND Gatter mit den Schaltern und den roten Leuchtdioden wird auf dem Toplevelmodul de1_and5 gemacht. | + | {{::howto-and5.png}} |
| - | === 1. Partitionierung in Module === | + | Ein Modul "and5" soll ein UND Gatter mit fünf Eingängen und einem Ausgang beschreiben. Dieses "myand5" Modul soll zweimal instantiiert werden. Die Eingänge von myand5_i0 werden mit den Schaltern SW0 bis SW4 verbunden. Die Eingänge des Moduls myand5_i1 werden mit den Schaltern SW5 bis SW9 verbunden. Der Ausgang von myand5_i0 wird mit der roten Leuchtdiode LEDR0 verbunden. Der Ausgang von myand5_i1 wird mit der roten Leuchtdiode LEDR1 verbunden. Wenn die Schalter SW0 bis SW4 alle auf "on" geschaltet sind, dann soll die rote Leuchtdiode LED0 leuchten. Entsprechend die LED1. Die Instantiierung der beiden "myand5" Module und die Verbindung der beiden UND Gatter mit den Schaltern und den roten Leuchtdioden wird auf dem Toplevelmodul de1_and5 gemacht. |
| - | Die Schaltung wird in einzelne Teilschaltungen aufgeteilt. Es gibt immer ein "Toplevelmodul", das die oberste Schaltungshierarchie repräsentiert. Dieses Modul hat als Ein- und Ausgänge die Pins des FPGAs. In diesem Beispiel gibt zwei Module | + | === 1. Partitionierung in Module === |
| - | * Toplevelmodul: de1_and5 | + | Die Schaltung wird in einzelne Teilschaltungen aufgeteilt. Es gibt immer ein "Toplevelmodul", das die oberste Schaltungshierarchie repräsentiert. Dieses Modul hat als Ein- und Ausgänge die Pins des FPGAs. In diesem Beispiel ist das das Modul "de1_and5". Der Name des Toplevelmoduls soll immer die Form de1_XXXX haben. Damit wird schon am Namen deutlich, dass es ein Toplevelmodul ist. Das Toplevelmodul hat die Eingänge SW[9..0] und die Ausgänge LEDR[1..0]. |
| - | * normales Modul: and5 | + | |
| - | Der Name des Toplevelmoduls soll die Form de1_XXXX haben. Damit wird schon am Namen deutlich, dass es ein Toplevelmodul ist. | + | Neben dem Toplevelmodul gibt es in diesem Beispiel ein weiteres Modul "myand5". Das Modul "myand5" hat die Funktion des UND Gatters mit fünf Eingängen. Das Modul "myand5" hat die Eingänge x_i[4..0] und den Ausgang y_o. In diesem Beispiel gibt es nur das Modul "myand5" neben dem Toplevelmodul "de1_and5". In einem Design kann es aber beliebig viele weitere Module geben, die alle miteinander verschaltet werden können. |
| === 2. Erstellen der VHDL Dateien === | === 2. Erstellen der VHDL Dateien === | ||
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| Jedes Schaltungsmodul kommt in eine eigene VHDL Datei. Das Toplevelmodul repräsentiert die oberste Hierarchie in der Schaltung und hat als Ports die Pins des FPGAs, also bei uns die Schalter SWx und die Leuchtdioden LEDRx. | Jedes Schaltungsmodul kommt in eine eigene VHDL Datei. Das Toplevelmodul repräsentiert die oberste Hierarchie in der Schaltung und hat als Ports die Pins des FPGAs, also bei uns die Schalter SWx und die Leuchtdioden LEDRx. | ||
| - | * Für das Modul and5 wird eine VHDL Datei "and5_rtl.vhd" angelegt. | + | * Für das Modul myand5 wird eine VHDL Datei "myand5_rtl.vhd" angelegt. |
| * Für das Toplevelmodul de1_and5 wird eine VHDL Datei "de1_and5_rtl.vhd" angelegt. | * Für das Toplevelmodul de1_and5 wird eine VHDL Datei "de1_and5_rtl.vhd" angelegt. | ||
| - | Der Dateiname der VHDL Datei eines normalen Moduls hat die Form "MODULNAME_rtl.vhd" (hier: and5_rtl.vhd). Der Name der VHDL Datei des Toplevelmoduls lautet "TOPLEVELMODULNAME_rtl.vhd" (hier: de1_and5_rtl.vhd). | + | Der Dateiname der VHDL Datei eines normalen Moduls hat die Form "MODULNAME_rtl.vhd" (hier: myand5_rtl.vhd). Der Name der VHDL Datei des Toplevelmoduls lautet "TOPLEVELMODULNAME_rtl.vhd" (hier: de1_and5_rtl.vhd). |
| Die VHDL Dateien befinden sich alle in dem Verzeichnis "src". Zweckmäßigerweise kopiert man eine existierende VHDL Datei und benennt sie um. | Die VHDL Dateien befinden sich alle in dem Verzeichnis "src". Zweckmäßigerweise kopiert man eine existierende VHDL Datei und benennt sie um. | ||
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| cd ~/projects/digitaltechnikpraktikum | cd ~/projects/digitaltechnikpraktikum | ||
| cd src | cd src | ||
| - | cp cntones_rtl.vhd and5_rtl.vhd | + | cp cntones_rtl.vhd myand5_rtl.vhd |
| cp de1_ledcntsw_rtl.vhd de1_and5_rtl.vhd | cp de1_ledcntsw_rtl.vhd de1_and5_rtl.vhd | ||
| </code> | </code> | ||
| - | Danach kann man die VHDL Dateien mit einem Editor der Wahl an das Projekt anpassen. Zunächst sollten minimale Dateien nur mit einer Entity und einer leeren Architecture erstellt werden. Die Datei "and5_rtl.vhd" sollte dann so wie hier aussehen: | + | Danach kann man die VHDL Dateien mit einem Editor der Wahl an das Projekt anpassen. Zunächst sollten minimale Dateien nur mit einer Entity und einer leeren Architecture erstellt werden. Die Datei "myand5_rtl.vhd" sollte dann so wie hier aussehen: |
| - | <file vhdl and5_rtl.vhd> | + | <file vhdl myand5_rtl.vhd> |
| library ieee; | library ieee; | ||
| use ieee.std_logic_1164.all; | use ieee.std_logic_1164.all; | ||
| - | entity and5 is | + | entity myand5 is |
| port ( x_i : in std_ulogic_vector(4 downto 0); | port ( x_i : in std_ulogic_vector(4 downto 0); | ||
| y_o : out std_ulogic); | y_o : out std_ulogic); | ||
| - | end entity and5; | + | end entity myand5; |
| - | architecture rtl of and5 is | + | architecture rtl of myand5 is |
| begin | begin | ||
| end architecture rtl; | end architecture rtl; | ||
| </file> | </file> | ||
| - | Die Datei hat schon eine korrekte entity mit den richtigen Ports, aber eine leere Architecture. Im Beispiel hier sind die fünf Eingänge des Moduls "and5" als Typ "std_ulogic_vector" mit einer Arraylänge von 5 definiert. Der Ausgang ist ein einzelner Ausgang vom Typ "std_ulogic". Der Name des Eingangs ist "x_i" und der Name des Ausgangs is "y_o". Der Name "XXX_i" deutet schon im Namen auf einen Eingang hin. Beim Namen des Ausgangs "XXX_o" deutet "_o" darauf hin, dass es sich um einen Ausgang handelt. Der Entityname ist der Name des Moduls - hier "and5". | + | Die Datei hat schon eine korrekte entity mit den richtigen Ports, aber eine leere Architecture. Im Beispiel hier sind die fünf Eingänge des Moduls "myand5" als Typ "std_ulogic_vector" mit einer Arraylänge von 5 definiert. Der Ausgang ist ein einzelner Ausgang vom Typ "std_ulogic". Der Name des Eingangs ist "x_i" und der Name des Ausgangs is "y_o". Der Name "x_i" deutet schon im Namen auf einen Eingang hin. Beim Namen des Ausgangs "y_o" deutet "_o" darauf hin, dass es sich um einen Ausgang handelt. Diese Namenskonvention mit "_i" und "_o" sollte bei allen Module eingehalten werdne. Der Entityname ist der Name des Moduls, hier "myand5". |
| Entsprechend wird die Toplevel VHDL Datei erstellt. Die Portnamen vom Toplevelmodul sind Namen, die auf dem Altera DE1 Modul eine Bedeutung haben. In diesem Beispiel steht der Port "SW" für die Schalter auf dem Board ("Switches"). Der Port "LEDR" steht für die roten Leuchtdioden, die direkt über den Schaltern angeordnet sind. Von den roten Leuchtdioden werden in diesem Projekt nur zwei verwendet. | Entsprechend wird die Toplevel VHDL Datei erstellt. Die Portnamen vom Toplevelmodul sind Namen, die auf dem Altera DE1 Modul eine Bedeutung haben. In diesem Beispiel steht der Port "SW" für die Schalter auf dem Board ("Switches"). Der Port "LEDR" steht für die roten Leuchtdioden, die direkt über den Schaltern angeordnet sind. Von den roten Leuchtdioden werden in diesem Projekt nur zwei verwendet. | ||
| Line 126: | Line 125: | ||
| SOURCE_FILES = \ | SOURCE_FILES = \ | ||
| ../../src/de1_and5_rtl.vhd \ | ../../src/de1_and5_rtl.vhd \ | ||
| - | ../../src/and5_rtl.vhd | + | ../../src/myand5_rtl.vhd |
| include ../makefile | include ../makefile | ||
| Line 142: | Line 141: | ||
| Mit "make quartus" wird das Syntheseprojekt angelegt und die GUI der Quartussoftware geöffnet. Wenn sich die GUI öffnet, ist es schonmal nicht schlecht. Danach kann man die Synthese starten. Wenn hier noch Syntaxfehler in den VHDL Dateien sind oder noch VHDL Dateien fehlen, dann fällt es hier auf. | Mit "make quartus" wird das Syntheseprojekt angelegt und die GUI der Quartussoftware geöffnet. Wenn sich die GUI öffnet, ist es schonmal nicht schlecht. Danach kann man die Synthese starten. Wenn hier noch Syntaxfehler in den VHDL Dateien sind oder noch VHDL Dateien fehlen, dann fällt es hier auf. | ||
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| + | === 5. Testen der Pinkonfiguration === | ||
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| + | In der Quartus GUI kann man jetzt über "Assignments->Pin Planner" den Pinplanner aufrufen und nachschauen ob für alle Ports des Toplevelmoduls auch ein Pin auf dem FPGA eingetragen ist. | ||
| ==== Mögliche Fehler ==== | ==== Mögliche Fehler ==== | ||