Der erste Versuch dient als Einführung in die Modelsim Simulationssoftware und die Quartus Synthesesoftware. Als Beispiel dient Die erste Schaltung.

Die erste Schaltung hat den Namen first und besteht aus einer Testbench “first_tb” und der eigentlichen Schaltung “first”. Die Schaltung “first” ist in der Testbench “first_tb” instantiiert.

Die Anleitungen zur Simulation und Synthese:

Einführung in VHDL und Modelsim

Einführung in die Quartus Synthesesoftware

Für die Synthese ist die folgende Pinbelegungsdatei notwendig:

https://www.hs-augsburg.de/~beckmanf/restricted/DE1_pin_assignments.csv

1. Simulieren Sie die Schaltung “first” gemäß der Einführung in VHDL und Modelsim
2. Erzeugen Sie eine Belegungsdatei für das FPGA Board gemäß der Einführung in die Quartus Synthesesoftware
3. Programmieren Sie das FPGA Board und prüfen Sie dort die Funktion
4. Bitten Sie Ihren Betreuer einen Fehler in den Code einzubauen. Korrigieren Sie dann den Fehler.
5. Erweitern Sie die Testbench und testen Sie weitere Eingangskombinationen
6. Ändern Sie die Schaltung und schalten Sie mit Schalter 0-4 gleichzeitig LED 0-4 und LED 5-9 ein. Also Schalter 0 schaltet gleichzeitig LED 0 und LED 5 ein oder aus. Tip: Um einen Teil eines Busses auszuwählen, können Sie den Teilbereich mit dieser Syntax auswählen: sw(4 downto 0).
7. Simulieren Sie die neue Schaltung
8. Prüfen Sie die Funktion auf dem FPGA

Um ein Signal aus einem Bus einem anderen Bus zuzuweisen, kann folgende Syntax verwendet werden.

signal a,b : std_ulogic_vector(9 downto 0);
a(3 downto 0) <= b(9 downto 6);

Dieser Code weist den Bussignalen 3,2,1,0 von Bus a die Werte des Signals b von den Leitungen 9,8,7,6 zu. Dabei wird dem Bussignal a(3) der Wert von b(9) zugewiesen.